الملخص

أدى التعقيد المتزايد لتصميمات انظمة الشرائح القابلة للبرمجة System-on-Programmable-Chip (SoPC) إلى تحديات كبيرة في إنتاجية التصميم. حيث يؤثر إنشاء وتصميم واجهة SoPC بشكل كبير على أداء النظام واستهلاك الطاقة. تقدم هذه الورقة لمحة عامة عن ناقلات النظام الرقمي السائدة، وتستكشف العديد من هياكل ناقلات، وتقدم تركيبة ناقلات جديدة. بالإضافة إلى ذلك، تقدم وحدة تحكم في الناقلات تسهيل معاملات وحدة مسار البيانات. يعد تنفيذ هندسة الناقلات القائمة على ثلاث محاورTri-State Buses مفيدًا للتصميمات الكبيرة والمتكاثفة. ومع ذلك، نظرًا للقيود المفروضة على رقائق مصفوفة البوابات القابلة للبرمجة FPGA فيما يتعلق بثلاثية الناقلات الكبيرة، تم اقتراح هيكل الناقلات الجديد متعدد الإرسال ووحدة تحكم. يتضمن هذا البحث تصميم وتنفيذ ومحاكاة الوحدات الأساسية لنظام الناقلات القائم على الإرسال المتعدد باستخدام لغة وصف الأجهزة Verilog HDL. وإجراء المقارنات مع نظام الناقلات الثلاثي. أن الناقل المقترح في هذا البحث القائم على الإرسال المتعدد يحقق سرعة أعلى، وتبديد طاقة أقل، ومرونة معززة في التوقيت، وقدرات اختبار محسنة. الناقلات المقترحة مناسبة لـ FPGA وغيرها من الرقائق القابلة للبرمجة التي تتطلب ناقلات عالية السرعة ومنخفضة الطاقة. في تصميم SoPC، يتم تفضيل الناقلات القائمة على الإرسال المتعدد نظرًا لتسهيل استعمال الناقلات الثلاثية. علاوة على ذلك، تفضل الدوائر المتكاملة الخاصة بالتطبيقات الناقلات الداخلية القائمة على الإرسال المتعدد بسبب تحديات التوقيت واستهلاك الطاقة المرتبطة الناقلات القائمة على ثلاث حالات.

ABSTRACT

The increasing complexity of System-On-Programmable-Chip (SoPC) designs has led to significant challenges in design productivity. The instantiation and interface design of SoPCs significantly impact system performance and power consumption. This paper provides an overview of prevalent digital system buses, explores various bus architectures, and introduces a novel bus architecture. Additionally, it introduces a bus controller facilitating data path module transactions. Implementing tri-state-based bus architecture is beneficial for extensive designs with numerous blocks. However, due to limitations in Field Programmable Gate Array (FPGA) chips regarding tristate drivers for large buses, a new multiplexer-based bus structure and controller are proposed. This research involves designing, implementing, and simulating fundamental modules of the multiplexer-based bus system using Verilog hardware description language. Subsequently, comparisons with the tri-state-based bus system demonstrate that the multiplexer-based bus achieves higher speed, lower power dissipation, enhanced flexibility in timing, and improved testing capabilities. The proposed bus architecture is suitable for FPGAs and other programmable chips requiring a high-speed, low-power bus. In SoPC design, multiplexer-based buses are favoured due to easier Intellectual Property integration compared to tri-state-based buses. Moreover, application-specific integrated circuits prefer internal multiplexer-based buses due to the timing and power consumption challenges associated with tri-state-based buses caused by capacitive loads on their nodes.